90奈米设计挑战内存生产业者的智慧

随着SoC设计从180和130纳米制程迈向90纳米制程，设计者遭遇到一系列全新的问题，包括内存、软错误和良率等三大方面。

芯片上的内存数量，无论是全部的位数或独立个数，均在持续地成长。“在90纳米设计中，平均70%以上的晶粒面积可能都是内存。”Virage Logic公司产品营销资深主管Krishna Balachandran说，“我们可以看到在单一晶粒上有多达数百个的内存结构，是由几十个兆字节的内存所共同组成的。这是一个与过去我们在130纳米技术时，所面临完全不同层级的问题。”

第二类问题涉及软错误率。尽管过去所做的大量工作都致力于解决这个问题，但结果仍然是90纳米库中的SRAM单元，较过去更易于受到单粒子翻转(SEU)的影响。

最后是良率问题。这不是一个独立的问题，而是一个更为复杂的议题，最常见的情况便是缺陷导致的故障。在前几个世代中，透过制程工程师的不断努力，缺陷密度已快速持续下降。90纳米节点的唯一不同是相对尺寸大小：由于每个单元都变得更小，一个中央的缺陷现在已经可能覆盖掉比过去更多的有效单元面积。

这个新问题与制程特性的形成过程有关。由于在次波长微影、清洗、层沈积和抛光过程中的所有不确定性，90纳米设计者不能再像过去那样一味地接受尺寸、形状上的不确定性，他们甚至不能容忍某些个别特性的存在。这些不确定性与其它因素将共同导致时序或漏电流发生变化。这对SRAM单元而言是具致命性的。

综合上述问题，一些公司导出了结论：现在是必须重新考虑内存IP的时候了。“两年前，我们发布了第二代Star自测试和自修复内存架构，”Balachandran说，“而针对设计者们在90纳米面临的新问题，我们认为，90纳米制程节点需要新一代的Star技术。”

Virage很快意识到，第三代产品开发工作的基础，正是该公司所提供的内存IP本身，而不是内建自测试、冗余或纠错码(ECC)。“在90纳米，高水平的测试和修复能力要求使用内存数组的实体结构知识，”Balachandran说。

这部份是因为出于布局布线和时序收敛的原因，必需把测试、ECC和冗余电路与内存数组紧密整合。但这也部份是由于许多电路故障是依赖于模式的，因此背景模式和搜索算法必须考虑内存数组的布局，以及位线扭曲等微小变化。

Virage公司的方法是制作一个分层结构。在底层，可修复和不可修复的内存个体被搭配在一起，并与封包电路整合，封包电路提供了把它们连接到更高层次的接口。由于取决于独立内存的要求不同，封包电路可能会包含非常简单的接口电路到熔丝模块、全模式生成和比较功能等在内的各种电路。这样做的一个原因是，可以把数十个，或数百个测试和修复模块放在布局布线和时序收敛周期中。另一个好处是有助于解决时序变异问题：Virage公司已经证明，为了保证良率，必须对高速内存进行高速测试，因为延迟故障将可能导致更大的良率问题。

在下一个层次，被封包的内存单元构成了一些群组(group)。每个群组由一个Star处理器来管理控制这些单元。在最顶层，这些群组透过一个P1500接口连接到另一种类型的处理器Star JPC，该处理器提供了一个P1500-JTAG接口以连接到外部世界。除其它任务之外，JPC和Star处理器负责芯片内的同步实时测试，以便在不超过该组件功耗限制的条件下，尽可能地以平行方式进行工作。这个分层组织至少可在处理芯片上内存增加的议题上提供帮助。它不仅允许平行测试，而且意味着测试、修复和ECC等功能所需的大部份电路可以由许多内存个体共享。这意味着可以大幅简化与这些电路有关的布局布线问题。

在芯片加工出来之后，需要进行许多测试工作。实施常规测试不仅是因为芯片存在由缺陷导致的位错误，还因为由空间可变性导致的串扰问题会影响线间距，因而产生与模式有关的故障。由于漏电变异影响数据保持，因此必须对各个单元进行测试，尤其是在芯片局部温度上升的工作条件下。

通常，所有这些测试都在晶圆或芯片测试阶段完成，然后失效的位将被冗余列中的位所替代。但对于缺陷占有较大面积的情况，如在一行中多个储存单元被损坏的情况中，Virage公司发现在修复方案中还有必要包括冗余行。

此外，可以对控制器编程以便在系统启动时执行一些测试程序，因而使芯片的渐变式退化或瞬变条件可以透过软修复技术得到解决，Virage公司产品营销主管Ramamurti Chandramouli说。

总体而言为了迎接90纳米设计新挑战，Virage制订了周密的预防措施，适用于从制造测试到现场修复的各个环节。