东芝超高密度闪存用单元层叠技术取得进展 可减小单元的阈值偏差

东芝在半导体制造技术国际会议“2007 International Electron Devices Meeting（2007 IEDM）”上，公布了超高密度闪存用三维单元层叠技术“BiCS（Bit-Cost Scalable）”的最新开发成果。

BiCS技术利用简单的制造工艺，多层层叠单元（图1）。将栅电极和层间绝缘膜交替层叠后，一次性打开所有贯通孔，最后嵌入柱状电极等。这样一来，便可获得在三维方向多层层叠纵型单元晶体管的闪存。

在三维方向多层层叠存储单元的BiCS技术（图1）

此次，东芝瞄准存储单元特性偏差的减小等，优化了制造纵型单元晶体管的相关工艺技术。具体成果有两项。第一，纵型单元晶体管的栅极绝缘膜采用了SiN（氮化硅）类材料（图2）。BiCS技术在一次性打开所有贯通孔之后、通过CVD（化学气相生长）嵌入柱状电极之前，要进行前期处理。原来多采用普通的SiO2（二氧化硅）类材料作为栅极绝缘膜，如果进行前期处理，绝缘膜容易受到损伤。另一方面，如果将SiN类材料用作栅极绝缘膜，进行CVD前期处理时，绝缘膜就不易受到损伤。这样一来，便可减小存储单元的特性偏差。

纵型晶体管的栅极绝缘膜采用了SiN类材料（图2）

另一项成果是，构成纵型单元晶体管主干部分的多晶硅采用了空心（Macaroni）状构造（图3）。原来主干部分的多晶硅是圆柱状的。采用空心状多晶硅，是为了降低单元晶体管阈值电压的偏差、提高控制性。多晶硅带有多个电子陷阱（Electron Trap），因此如果以圆柱状使用，阈值电压容易因结晶粒界（结晶间的空隙）的存在而产生偏差。另一方面，通过采用空心状多晶硅，减小了多晶硅的体积，从而可减小阈值电压的偏差。通过减小单元间阈值电压的偏差，产生了更容易实现多值化等优点。

此外，东芝还提出了可将每层的理论性存储单元面积缩小至4F²的构造，原来为6F²（ F是最小加工尺寸）。通过将原来为单层构造的选择栅极改为双层构造，此前必需的存储串（Memory String）的空穴和选择栅极之间的位置调整就变得不需要了，同时可实现4F²的面积。

纵型晶体管的主干部分采用了空心构造（图3）