NEC电子开发出40nm工艺DRAM混载流程

NEC电子开发出了40nm工艺DRAM混载流程。将DRAM的单元面积缩小到了0.06μm2，与55nm工艺产品相比约为后者的1/2（参阅本站报道）。这样即使是混载256Mbit的DRAM，仍可减小芯片的面积。虽然在55nm工艺条件下也可进行256Mbit的混载，但存在着芯片面积大，用途受限等问题。

NEC电子将在2007年底提供设计规则以及SPICE模型，2008年中期完成设计库。2008年第4季度样品供货，2009年第一季度开始量产。产品适用于数码相机、摄像机以及电视机等用途。产品将在NEC山形工厂进行制造。

2008年第4季度开始样品供货40nm工艺DRAM混载产品从（方框的左端为样品供货日期）

基础CMOS逻辑流程方面，准备了低功耗工作（LOP）的“UX8G”以及低待机功耗（LSTP）的“UX8L”。这些基础流程将和DRAM混载版同时提供。据NEC电子介绍，用户往往优先选择DRAM混载流程。

55nm工艺与40nm工艺的主要不同点是：将曝光装置的开口数（NA）从0.93提高到了1.2，成功地实现了微细化。栅极长度从50nm缩短到40nm，第1金属布线的间距从160nm缩小到了132nm。HfSiOx栅极绝缘膜的SiO2换算膜厚从1.85nm减小到1.4nm。布线间的绝缘膜SiOCH的介电常数也从2.55降低到了2.45。通过这些变更，使功耗降低到了55nm工艺的1/2以下。

另外，NEC电子还强化了DFM（design for manufacturability）相关措施。例如，导入了在栅极电极方向以及接点位置等处设置限制、以抑制曝光时解像不良的“On-Grid布局”法。由于可防止因解像不良而修改设计，因此，有助于缩短TAT（turn-around time，周转周期）。

55nm工艺与40nm工艺的对比

40nm工艺的详细尺寸