RAID HBA与架构评述

这种结构大多都会包含对Cache Memory的支持，借以提供Read/Write Cache算法来增强I/O性能，透过BBU来提供某种程度上的资料安全性。几年前IOP+IOC的分离设计代表最经典的就是Intel IOP333，也就是说IOC部分通过额外的RAID HBA芯片来连接，以下是IOP333的方块图：

上述有一个AAU(Application Accelerator Unit)，这个硬件加速设计可以增强RAID6的运算性能，但是IOP333面临到的最大瓶颈问题在于IOP与IOC之间的连接带宽，基本上是通过PCI-X连过去的，最大提供1GB/s的理论有效带宽，这反而成了I/O性能上的问题，原因很简单！就SAS 1.0规范来说好了，一条narrow link连接到驱动器所支持的理论带宽为3Gbps，而wide port包含4 narrow links，3Gbps x4=12Gbps=1.5GB/s x80%=1.2GB/s，在1.2GB/s的带宽下早就打爆PCI-X了，当然实际情况不是这样，一个wide port还不太容易冲爆，但是wide port x2的结果就不是如此了，PCI-X带宽不够使用也是迟早的事。如下图来自Dell PERC 5文件所示：

可以看到使用IOP333与IOC接接，IOC是使用LSI1068控制芯片，LSI1068面对的Host Bus支持为PCI-X，IOP333与LSI1068之间的带宽只有1GB/s，导致连接多个驱动器后，性能上的问题会越来越严重。以下是经典的Dell PERC 5：

IOC部分则是使用LSI1068(没盖散热片的那颗)，提供SAS/SATA HBA功能，在另一款的LSI 8344ELP也是这样的设计，主要差别在于Connector连接规格不同与Cache Memory的可扩展性，如下图所示：

下面这张是早期Adaptec优秀的IOP333产品－4805SAS：

IOC部分是采用与Vitesse合作的AIC-9410W晶片，提供wide port x2(4 narrow links/per port)。

这张是相反的4800SAS，采用的IOP为IOP331：

IOP331面向的Host Bus为PCI-X，结果跟4805SAS是一样的。

另外3ware经典的StorSwitch结构也是IOP+IOC的分离设计，而且Firmware代码的操作交由独立的PPC来处理，下面是一张3ware的9650SE-2LP：

最左边包含了PPC+固件部分，中间则是一颗IOP，最右边是Marvell的IOC，来提供对驱动器的连接，这张好几年前有玩过，实在不怎么样的玩意儿，Host Bus部分为PCIe Gen1 x1，带宽很小，提供Cache Memory支持，但是BBU功能被拿掉，且Connector是discrete的，也就是2个SATA ports，价格到现在还不便宜，因此可以列为最不划算的RAID产品之一XD。