恩怨的延续——XDR2与DDR3

XDR2如何实现Micro-Threaded架构？

在我们知道了MT架构的设计初衷后，肯定会非常关心XDR2是如何实现它的。从理论上，我们就不难分析出，要减少行与列的访问颗粒度，首先就要将行与列的访问间隔缩小，其次就是减少每次列数据输出的容量。在这方面，XDR2先是在工作频率上进行了改进，其将命令与控制总线（RQ）的工作频率提升至了2GHz，是500MHz时钟频率的4倍，换句话说，就是在原有一个时钟周期内理论上可以发送4个命令。接下来，就是最关键的改进——DRAM核心的全新设计。

简单而言，它是在XDR的外衣下采用了与RDRAM相似的核心设计——再次采用了A+B双数据通道的设计，A和B通道各8bit，并且将逻辑Bank从XDR的8个增加至16个，不过，A和B数据通道是各自独立的，各自连接8个逻辑Bank。

XDR DRAM的内核设计，逻辑Bank数量为8个（红框所示），数据通道只有一个

XDR2 DRAM的内核设计，红框中就是逻辑Bank的架构，共16个，而下方可以看出有两个数据通道DQA和DQB，这样的设计与原有的RDRAM有几分相似，图中的0、1、2、3是对4个子Bank组的编号

在XDR2核心中，16个逻辑Bank对应A和B通道分成两个区，每个区（包含8个逻辑Bank，0到7在A区，8到15在B区）又分成两组，奇数Bank为一组，偶数Bank为一组。这样就形成了4个逻辑Bank组。做成这样一个架构的目的就在于进行交错寻址。他们的工作时的状态如下图所示。

XDR2内存工作流程示意图

在寻址时，XDR2内核中的4个Bank组是跨区交错/同时工作的。简单而言就是在同一时间，A区与B区中各有一个Bank组在工作，而在每个区中的两个Bank组则是交错工作关系。

在寻址时，先指定A和B区某一Bank（共两个Bank），之后同时向这两个Bank发出列寻址命令，这两个Bank各自将数据传输至A区与B区连接的数据通道。这样做的好处就是将原来大的逻辑Bank细化，并且将A和B数据通道独立，使Bank的接口位宽按数据通道的位宽等比例缩小，从而有效的控制住了一次访问时的传输容量。比如在上面的XDR结构图中，数据预取设计是16bit，数据通道的位宽是16bit，这样逻辑Bank的位宽就是16X16bit=256bit=32字节，也就是说一次传输至少32字节的数据。而在XDR2中，预取也是16bit，但数据通道A和B各自独立，也就使XDR2的逻辑Bank的位宽变成了16X8bit=128bit=16字节，有效降低了逻辑Bank一次传输的数据量，但由于另一个通道也在传输另一个Bank的数据，所以总的带宽并没有损失，只是访问精度进一步提高了。

在具体的传输中，与RDRAM和XDR一样，XDR2的A和B通道的每个引脚用16个传输周期串行传输两个字节，而不是在一个周期传输一个字节（8bit），这就是Rambus引以为荣的数据串行多路关联的设计。

下面就让我们来看看MT架构带来的好处。

采用MT架构的内存的寻址时序图

仍以前面的假设条件为准，我们可以发现，由于同时有两Bank在工作，所以行命令间隔与列寻址间隔均要减半（R0与R1的命令是一个集合，先后选择两个Bank，而对这两个Bank的列寻址命令，如C0x和C1x则是同时发出），而且数据通道的宽度也减半，从而使列访问颗粒度降至8字节，而行访问颗粒度降至16字节，是传统DRAM核心的1/4。