恩怨的延续——XDR2与DDR3

XDR2 DRAM的设计精华——Micro-Threaded架构

XDR2在设计之初就是着眼于图形显示卡应用领域，而在这一应用领域中，常用到的访问操作与PC机上的主内存有所不同，那就是经常会访问一些小容量的离散数据集合，因此就有必要对这类应用进行优化。XDR2架构的一大创新就是针对这一操作进行架构优化，Rambus称之为微线程架构（MT，Micro-Theaded）。

对此，Rambus用原来的RDRAM的架构与XDR2进行了对比。

这是一张传统的拥有8个逻辑Bank的RDRAM的内部结构图，灰色的部分是半个逻辑Bank，逻辑Bank中的白条代表行（Row），而Bank中的黑块则代表列（Column）

我们知道，RDRAM有两个数据通道（Data Pins），每个通道位宽为8bit。RDRAM的一个逻辑Bank的由两个子Bank组成，每个子Bank各接有一个数据通道，合计16bit。在工作时，两个子Bank同时寻址并将各自的数据传向数据通道A与数据通道B，下面就让我们看看最终的结果是什么样子的。

传统DRAM核心的访问数据时序图

假设行寻址命令的间隔周期是8ns（指在发出行寻址命令8ns后才能向其他逻辑Bank发送新的行寻址命令），列命令间隔周期是4ns（发出列寻址命令4ns后才能向其他Bank发送新的列寻址命令），而数据通道中的传输周期为0.25ns（4GHz），我们可以算算，在一次行访问间隔内，数据通道共传输了32次数据（8ns÷0.25ns），而数据通道A+B的部位宽为16bit，就是512bit数据，合64字节，而在一次列访问间隔中，共传送16次数据（4ns÷0.25ns），数据通道A+B的总的带宽为256bit，合32字节。这就是传统RDRAM结构所体现的一次行访问容量与一次列访问容量（也可称之为访问颗粒度），也就是说传统的RDRAM核心在一次行访问间隔中至少要传输64字节的数据，而在一次列访问间隔中，至少要传输32字节的数据。

但是，在显卡的应用中，这样大的颗粒度往往会造成带宽的浪费，因为在访问一个图形对象时，一般用不到如此大的数据量，这与图形应用的特点有很大的关系。

在访问由6个像素组成的三角形时，DRAM存储阵列的二维寻址示意图

当我们把DRAM中的一行拿出来以列访问容量为单位做成一个二维表格时，我们就能清楚看到显示卡在访问一个三角形的数据时所进行的寻址情况。假设需要访问的是由6个像素组成的三角形（3D绘图的基本单元就是不同大小的三角形），每个像素占用4个字节（典型的RGBA/32bit格式），那么这6个像素组成的三角形就是24个字节的容量。

虽然，对于一个列访问容量为32字节的DRAM架构来说，一个列访问容量就包括了一个三角形，但是，三角形的数据并不是存放于一个列中的，就像在屏幕中，组成三角形的像素不会是线性排列的一样，因此在访问这些数据时，就需要访问多个列（因为图形数据是线性写入显存的，这就造成了三角形各像素是分布式存储的）。从上图可以看出，对于6像素的三角形来说，至少要访问二个列，最多要访问4个列，而对于4个列来讲，就相当于读取128字节，但这其中只有24个字节是需要的，其他的数据就白白的占用传输带宽与所用的时间。所以，要想提高内存在显卡应用中的效率，在提升传输频率的同时还要有效降低访问颗粒度，而这就是MT架构的设计初衷。