高速大容量混载DRAM低成本晶圆测试法 由东芝与索尼联合开发成功

来自日经BP社的报道，东芝和索尼日前联合开发成功了快速间、低成本测试SoC上混载高速大容量DRAM的方法。在2004年6月17日开始召开的半导体电路技术国际会议“2004 Symposium on VLSI Circuits”上，两公司公开了有关技术细节。可用于面向新一代家用游戏机的显卡和“CELL”等内置高速大容量DRAM的逻辑LSI。

据东芝等介绍，目前量产工厂普遍使用的低价位晶圆测试仪，可测试的最高工作频率不超过100MHz。这样，在测试100MHz以上的LSI时，不仅测试时间会大大延长，而且晶圆测试时难以进行有效的屏蔽。比如，本来应该以500MHz运行的LSI如果实际最高运行频率只有450MHz时，如果采用这种晶圆测试的话，就很有可能无法将其识别为次品。这样，就可能在毫无觉察的情况下将次品芯片封装在产品中。

为解决这一问题，两公司此次开发出了这种电路技术，采用该技术，即使使用此前的廉价晶圆测试仪也能够得到与在芯片实际工作频率下进行测试时相同的效果。能够进行最低500MHz工作频率下的晶圆级测试。具体而言，就是在DRAM上添加了电路，读取时能够检测出8条bit线“完全正常”或者“1条发现不良bit”等。这样，此前需要的8次测试，现在1次即可完成。也就是说，即使是工作频率为100MHz的测试仪，也有望达到使芯片内部以800MHz的频率运行时几乎一样的效果。该检测电路由比较器、8：1多路器等构成。测试时，不必获取8条bit线中哪一条是次品这样的信息。

东芝和索尼称，已经试制了在设计规格为65nm的8Mbit DRAM上配备该检测电路的样品芯片，确认了开发出的测试手法的有效性。由于添加检测电路而增大的电路面积不超过0.3%。