非易失性存储器的变革

当务之急

在易失性存储器中，DRAM从EDO、SDRAM进化到了DDR SDRAM， DDR-II也即将来临，后面还有DDR-Ⅲ。SRAM方面也迎来DDR、QDR时代，那么同为电子存储元件的非易失性存储器呢？在技术日新月异的今天，我们也不能忽视它的存在与进步……

就目前而言，我们最为熟悉的非易失性存储器就是闪存了，不久前我撰文讲述了闪存在移动存储市场之外的另一个重要天地，但对其在技术上的进步着墨不多，今天我们就着重谈谈闪存近年的发展情况，从中大家能看到这里别有洞天，与我们熟悉的DRAM的发展大不一样。

由于掌上设备对闪存的要求远比移动存储高得多，因此它成为了闪存未来发展的主要动力，而由此带来的发展也会带动闪存的整体进步。所以，通过闪存在掌上世界中的努力，我们就能体会到闪存的变革……

一、             高速度

闪存在掌上设备中的作用与硬盘相同，但与硬盘相比，访问速度要快得多，并且还在进一步提速。NAND型闪存的随机访问时间通常在25-50μs左右，而NOR型则是约90ns，不过两者作持续传输时的访问时间则是差不多的。这就有点像RDRAM与DDR SDRAM的对比。也因此，NOR型闪存可以达到所谓的XIP的要求（eXecute In Place，本地执行）。由于90ns已经与普通的DRAM的速度相差不多，所以，闪存中存放在代码不必先调入DRAM或SRAM中然后再由相关的处理单元调用（这是以往的作法），而是可直接在本地调用/执行，即具备了代码执行（Code Execute）能力。所以，为什么说NOR是以代码存储为导向，原因也在于此。

在另一方面，为了应付网络数据的传输，目前的NOR闪存都在提倡的能力就是RWW/E（­Read-While-Write / Erase，写或擦除的同时读）。而由于设计上的限制，NAND闪存是不可能具备这种能力的。其在内部数据则进行所谓的分区（Partition）管理，一般是4Mb或8Mb，在对一个分区进行读（执行代码）时，可对其他分区进行写或擦除操作，数据总线则在输入与输出之间根据需要调转。这种双操作（Dual Operation）模式对于保证网络数据的吞吐量是非常重要的。由此可以看出，在满足基本速度要求之后，闪存也在操作模式上寻求突破来满足更苛刻的性能需要。这方面，Intel的无线闪存（Wireless Flash）系列产品（W18/W30、L18/L30）就是很好的例证。

不过，为了挤进这一领域，NAND型闪存也在通过种种手段来加强XIP能力，比如额外设置Shadow RAM（一般是PSRAM）来提高代码执行的速度。可这样一本就会削弱NAND闪存在成本上的优势（一般需要整合封装来实现）。因此，就目前来看，在这方面NOR的综合实力还是更强一些。但如果发展成熟，NAND型闪存的容量优势将是非常有力的。

二、             小体积/大容量

为了满足这方面的要求，厂家们开始从两个方面入手，一个就是新的存储技术，一个就是新的封装技术。

目前有两种新的存储技术占据了单核心（Die）提升容量的主流，它们就是Intel提出的MLC技术和AMD提出的MirrorBit技术。凑巧的是，它们都NOR的主力厂商。

MLC是Intel在1997年9月最先开发成功的，旨在将两个位的信息存入一个浮动栅（Floating Gate，闪存存储单元中存放电荷的部分）。它类似于Rambus的QRSL技术，即通过精确控制浮动栅上的电荷数量，使其呈现出4种不同的存储状态，每种状态代表两个二进制数值（从00到11）。采用这种对浮动栅的电量进行分级技术制成的存储单元，就叫做MLC（Multi Level Cell，多级单元） 

MLC通过4种电平值来实现在一个浮动栅中存储两位信息的目的

MLC目前已经发展至第4代，应用于最新的L18/L30产品。而且不光是NOR型闪存在使用，东芝在今年2月推出第一款MLC型的NAND闪存，显然这对于本来就以容量见长的NAND闪存更是如虎添翼。

相比之下，AMD去年开始使用的MirrorBit技术更为巧妙一些，它通过在浮动栅上划分出两块独立的存储区，并配合可相互转变的“源/漏极”设计，可在一个浮动栅存储两个bit的数据。目前除了AMD之外，主要采用MirrorBit厂商是AMD的合作伙伴富士通公司。

MirrorBit的在浮动栅上划分出两个独立的存储区，而可相互转变的源极与漏极可分别对相应的存储区操作

MLC与MirrorBit谁优谁劣暂且不管，至少它们都能在原有的晶体管数量（目前的存储单元都是1T的设计）的基础上，提高一倍的存储容量，也就意味着在相同的核心面积下，芯片的容量可成倍提高，这对闪存（不管是NOR还是NAND型）的扩容来说，实在是个好消息。

相对而言，从封装角度入手提高存储容量则是封装技术水平较高的厂商所更喜欢采用的一种捷径，毕竟掌上设备的生产者更关心对PCB影响巨大的芯片面积而不是高度（当然，也要在一定的范围内，否则超薄机身就没戏了）。目前MCP（Multi Chip Packageing，多芯片封装）是最常见的方式。而就具体的内在形式而言，就是Stacked，即堆叠装配——将多枚闪存或RAM核心（Die）堆叠在一起，然后统一封装。这与内存的堆叠装配是一样的。配合小尺寸封装（最典型的就是CSP），则在满足封装面积的前提下，又提高了容量，这也是它为什么能被广泛关注的原因，毕竟能像Intel和AMD那样开发新的存储技术的厂商很少很少。

富士通公司的MCP闪存，将FCRAM、DRAM和NOR闪存封装在了一起，形成一套独立的临时、永久存储单元，对于掌上设备而言，一颗芯片可搞定数据存储方面的事情了，这将是MCP在闪存领域的主要应用方向之一

目前的最高堆叠水平是富士通的8层/2mm（不过严格的说不是在一个物理封装之内），其次是Intel所保持的——5层1.2mm），接着是东芝公司的1.6mm/5层堆叠，三星则计划在今年推出6层/1.6mm的产品。当今单芯片最高容量4Gbit的纪录就是由两枚2Gbit NAND芯片堆叠而成的（东芝与三星的产品）。可见，MCP将在今后扩展容量与减少其他芯片数量方面发挥重要作用。

三、             整合

芯片组将显卡、声卡整合后，对主板小型化产生了深远的影响。而对于小型设备而言，在强调各IC体积减小的同时，更希望能将部分芯片整合，以进一步减小对PCB面积的压力，同时提高布线设计效率。这方面就是SOC（System On Chip）与SIP（System In Packager）的用武之地了。对于前者，属于在一个核心上进行功能整合，设计难度较大，而对于后者则意味着在同一个封装下有多个不同功能的核心在一起（不过在很多厂商的眼中，SIP=MCP）。显然，闪存将更多的应用于SIP场合，这也就是我们经常听到的混载封装。

   混载封装是近年来非常流行的一种技术，是有实力的IC厂商争取掌上设备定单的一个有力武器。最常见的组合就是嵌入式CPU或控制器+Flash Memory+RAM。目前就有很多通过SOC或SIP的方式将闪存整合的产品出现。

从上述三点看去，我们能发现闪存的努力与前进的方向。更快的速度、更大的容量、更高的整合度再加上本文没有介绍但肯定会考虑的更低的能耗（通过降低工作电压、提高生产工艺来实现）将是闪存发展的4大目标。与DRAM相比，显然它所面临的挑战更大，难度更高，当然利润回报也是DRAM所不能比拟的（怪不得Intel与东芝能放弃DRAM但不会放弃Flash RAM）。而非易失性存储器也必然随着闪存的发展而进一步提升其在业界中的地位，用户也会越来越离不开它，现在玩电脑的有几个不配闪存的呢？所以这是一个良性循环。我们需要非易失性存储器——非易失存储器的进步又扩展了它的应用范围——我们更需要非易失性存储器……。也因此，对未来非易失性存储器的研究也一刻没有停止过。这不，已经有三位新选手跃跃欲试了，在下一期中我们将走近它们，看看它们的实力如何。