我不是神 但也不会一无是处——XDR内存自述

自我介绍：我与RDRAM、DDR家族的综合比较

在这里，我想两张表格来综合比较一下我与RDRAM、DDR家族成员的特性，也算是对上文的一个小结吧：

表1：XDR内存与RDRAM、DDR、DDR-II内存的物理参数比较

表2：XDR内存与RDRAM、DDR内存时序性能比较（读取时）

注：DDR SDRAM的tRP与tRCD都按3计算，RDRAM方面，tCAC=8、tRP=8，PC800的tRAC按40ns计算，PC1066按32ns计算。XDR方面，以寻址速度慢的B型芯片为例，预充电、行至列寻址延迟、列寻址延迟所用时钟周期均为7个。

从上面的比较中，大家可以发现我的优势是很明显的。尤其在寻址速度方面。XDR-4G已经赶上了DDR-400的水平，而如果是A型芯片则将大幅超越DDR-400（目前还没有4G的A型芯片，A型芯片的典型寻址参数为6-5-6，比B型的7-7-7最多节省4个时钟周期，合8ns）。但也没什么好骄傲的，毕竟时钟频率是人家的两倍多，仅仅是依靠缩短时钟周期来降低了总延迟，不过比时钟频率为533的PC1066还是进步了不小，基本克服了RDRAM首字节寻址慢的缺陷，而BL=16的设计更加强了应付大数据量传输的能力。

至于在表1中所列的目标带宽一项，是对未来的设想，其实这完全取决于XIO（或者说是XDR ASIC）的设计。可以增加XIO的位宽（增加DQB），也可以在ASIC中集成多个32bit的标准XIO，形成所谓的多通道。当达到128bit总位宽时，4GHz的传输频率就可以达到64GB/s的带宽，6.4GHz时就是102.4GB/s了。目前台积电（TSMC）已经研制出64bit的XIO样品，共240针引脚。

XDR未来发展设想，通过128bit总位宽达到102.4GB/s的超高带宽，而128bit的XIO引脚数为480pin

由TSMC生产的XIO样品的引脚布局，使用0.13微米生产工艺，未来将过渡到90nm的工艺

可能你会说DDR-III不也是可以这样吗？的确，就目前掌握的资料来看，DDR-III也采用了类似于XDR的点对点设计，但是由于其字节并行传输的设计，频率提升相对更为困难，只能借助高位宽还增加带宽，从而带来了布线方面的繁琐设计。

DDR-III系统的拓扑设计，从中可见其布线非常繁杂，XDR与之相比，"清爽"了很多

由以上的对比，相信大家对我XDR的能力已经有了清楚的认识，那么我的前途究竟会怎么样呢？这也正是我想和朋友们探讨一下的话题。

我的未来是不是梦？

现在大家对我能力有什么看法呢？在很多文章中，作者都把我写成无所不能，仿佛未来的DRAM市场将会被我一人独占，尤其是对我在PC市场上的表现寄予了极大期望，那种感觉好象我将是DRAM之神。当然，我也会这么想--如果只有我一个人而没有竞争对手该多好呀，我老爸Rambus非得乐死不可。不过这种被"神化"的感觉并不好，因为我知道自己有多大的分量与能耐。