CPU感到饥饿：存储厂商着力将闪存推向计算体系

多插槽、多核心CPU方案对于基础功能体系的要求正逐步提升：它们处理能力强劲、食量惊人，因此需要通过CPU-内存通道从DRAM、也就是服务器内存当中汲取更多可资处理的数据。

此类访问的完成周期属于纳秒级别，也就是一秒钟的十亿分之一。除了内存之外，从其它渠道获取数据——例如PCIe服务器闪存卡、直接接入服务器的SSD或者配套网络阵列及磁盘驱动器等——在时耗方面要长得多，这就意味着计算核心需要中止运作、进入闲置并等等所需要的处理数据。

在现代制造体系当中，数十年来的规模化生产、准时交付与以订单为基础的构建经验意味着任何工厂环境的装配流程都需要以全部必要组件为核心要素、在设计中保障随时可用特性。整套制造流程的核心思路在于装配线运作不停、允许多条线程同步推进，而且物流机制需要保持负载均衡并以正确的速度向生产流程内的装配点交付正确数量的产品组件。

服务器就像是一座数据处理工厂，而且从宏观角度来看，其整体架构在于不断将数据提供给计算机制。而在数据向计算传输的流程中将涉及一系列具体阶段，其中包括将数据由磁盘或者传感器传输至服务器内存、随后再交付至CPU核心。我们还经常利用高速缓存机制实现数据传输提速，即将来自低速来源的数据利用内存进行预缓冲。

不过服务器计算效率已经迎来了飞跃式发展，新一代处理、服务器虚拟化以及当下迅猛发展的容器化机制使得服务器设备能够运行更多应用程序——这意味着计算核心需要以更高实时水平获取更多待处理数据，且每一个具体计算周期皆遵循此理。

一台包含双插槽、每插槽八计算核心的服务器所能完成的数据处理规模通常高于其内存及下流存储基础设施在任何情况下所能交付的数据总量。

闪存存储机制能够在各个阶段显著提升数据IO速度，这使得下游存储基础设施拥有了为计算体系提供必要数据传输能力的可能性——包括在网络阵列中利用SSD替代磁盘驱动器、将闪存缓存加入阵列控制器、将SSD引入服务器配备的直连存储（简称DAS）接口以及利用承载于PCIe闪存卡之上的闪存存储资源提供远高于服务器DAS基础设施中SATA或者SAS连接SSD的速度表现。

配备DRAM与PCIe闪存的服务器设计方案

即使如此我们仍然无法彻底摆脱数据传输能力这一瓶颈，因为PCIe卡与面向DRAM的内存总线之间存在一套数据转换协议，而这大大降低了其实际交付速度。如果我们能够将闪存资源直接接入内存总线，从而使其与DRAM芯片拥有同样的DIMM——即双列直插内存模块——访问能力，结果又将如何？

• 内存访问延迟——纳秒级——即一秒的十亿分之一。
• 磁盘访问延迟——毫秒级——即一秒的千分之一。
• PCIe闪存访问延迟——微秒级——即一秒的百万分之一。
• Flash DIMM访问延迟——据称较PCIe闪存低80%。

来自加拿大的Diablo Technologies公司已经利用其内存通道存储（简称MCS）技术实现了上述目标，并与闪存芯片及SSD供应商SanDisk建立起合作关系，由后者以OEM方式将ULLtraDIMM技术产品销售给华为、联想以及Supermicro等企业客户。

配备DIMM内存总线访问机制的闪存方案

内存通道利用并发式访问机制增加数据的访问速度。

Diablo对15%比例的读取/写入速率进行了测试，并发现PCIe闪存的平均写入延迟水平在105微秒，而其MCS闪存的平均写入延迟水平为29毫秒——这意味着前者的性能指标比后者高出3.6倍。

在MCS项目当中，闪存DIMM与DRAM一样存在于同一套整体内存空间当中。目前基于MCS的产品普遍使用DDR3接口，即第三类或者第三代双倍数据速率DDR技术。这套方案能够带来双倍于前代DDR2技术规格的数据传输速度。

Diablo Technologies闪存方案示意图

作为第四代DDR标准，DDR4再度将数据传输速率推向新的高点、具备双倍于DDR3的模块密度且对于运行电压的要求低于DDR3。随着技术的不断发展，DDR4拥有将DDR3速度水平再度翻倍的潜在可能性。

Diablo公司表示，MCS技术非常适合处理虚拟SAN（即VSAN）工作负载：

• 消除对于外部存储阵列的需求与依赖性。
• 为集群化节点提高理想的速度表现，同时不影响其高可用性水平。
• 能够为高强度工作负载提供可预测的IOPS表现与延迟水平。

进一步缩小持久性闪存存储与计算体系间的距离还能带来其它诸多收益，例如减少系统中数据移动所造成的负载以降低能源消耗，但我们在这里主要以性能优势作为主要考量对象。

为什么我们要着重强调闪存DIMM的重要意义？为什么不将一切数据存放在DRAM当中？理由很简单，DRAM的制造成本较闪存更高，而且闪存所采用的NAND技术保证其具备非易失特性——即不同于DRAM，不会在断电之后出现内容丢失的状况。忆阻器技术同样具备类似的非易失特性。

值得注意的是，以上思路并非将闪存作为惟一存储机制，而只是在强调拉近非易失性存储资源与计算间距离所带来的好处。从理论层面讲，任何非易失性记忆体都能够以类似的方式接入DIMM——当然，前提是业务用例对此拥有足够强烈的需求。惠普目前正在积极开发忆阻器技术，并将在未来提供基于DIMM的内存总线接口。

以ReRAM（即阻变存储器）以及相变存储器（简称PCM）为代表的忆阻器方案将成为即将到来的后NAND时代中值得高度重视的核心候选技术。根据预期，NAND单元将在达到12到15纳米制程区间后无法进一步缩小。其后续技术成果需要为我们今后对于存储容量及更高访问速度需求提供切实可行的解决效果，因为很明显CPU资源还将继续保持发展态势——例如配备更多计算核心——而服务器执行效率也将在容器化应用程序的带动下迎来新一轮革命。

惠普提出的Nanostore技术概念

缩小闪存与计算间距离的趋势只不过是长期演变历程中的一次最新迭代，其核心诉求在于通过存储与计算体系间的趋近关系减少由传输速写为的性能损耗。惠普公司于两年前首次提出Nanostore概念，旨在将NAND闪存集成到处理器芯片之上。

惠普实验室还曾专门就这一概念发布过IEEE论文。

这篇论文的重点在于详尽阐述了CPU计算资源的发展历程。文中指出：“从历史角度看，第一台拥有万亿次级别计算能力的计算机（即每秒1012兆次或者统称万亿次运算）出现于上世纪九十年代末。而本世纪初，第一台千万亿次计算机的面世将性能水平提高了上千倍。预计未来百亿亿次计算机（每秒运算能力突破百亿亿次）将在这个十年结束之前出现。”

存储业界正面临着对于数据供给能力进一步提升的迫切需求，而这一切都是由计算能力的不断提升所引发。虽然对于IT系统中低功耗水平与降低数据移动频率的呼声也值得重视，但性能表现仍然是当前技术业界所面临的核心矛盾。要解决这一老大难难题，将存储机制与计算体系紧密结合无疑算是最为明智的处理手段，其能够有效降低计算机处理器核心在等待IO响应过程中浪费掉的时间。不过很明显，这是一个将不断重复出现在我们面前的难题，而Nanostore以及忆阻器技术将成为攻克下一轮性能瓶颈的最新尝试。