浅谈内存架构对系统性能的影响

影响有效数据速率的参数

有几类影响有效数据速率的参数，其一是导致数据总线进入若干周期的停止状态。在这类参数中，总线转换、行周期时间、CAS延迟以及RAS到CAS的延迟(tRCD)引发系统结构中的大部份延迟问题。

总线转换本身会在数据信道上产生非常长的停止时间。以GDDR3系统为例，该系统对内存的开放页不断写入数据。在这期间，内存系统的有效数据速率与其峰值速率相当。不过，假设100个频率周期中，内存控制器从读取转换到写入。由于这个转换需要6个频率周期，有效的数据速率下降到峰值速率的94%。在这100个频率周期中，如果内存控制器将总线从写入转换到读取的话，将会丢失更多的频率周期。这种内存技术在从写入转换到读取时需要15个空闲周期，这会将有效数据速率进一步降低到峰值速率的79%。表1显示出针几种高性能内存技术类似的运算结果。

显然，所有的内存技术并不相同。需要很多总线转换的系统设计师可以选用诸如XDR、RDRAM或者DDR2这些更高效的技术来提升性能。另一方面，如果系统能将处理事务分组成非常长的读写序列，那么总线转换对有效频宽的影响最小。不过，其它的增加延迟现象，例如库(bank)冲突会降低有效频宽，对性能产生负面影响。

DRAM技术要求库的页或行在存取之前开放。一旦开放，在一个最小周期时间，即行周期时间(tRC)结束之前，同一个库中的不同页不能开放。对内存开放库的不同页存取被称为分页遗漏，这会导致与任何tRC间隔未满足部份相关的延迟。对于还没有开放足够周期以满足tRC间隙的库而言，分页遗漏被称为库冲突。而tRC决定了库冲突延迟时间的长短，在特定的DRAM上可用的库数量直接影响库冲突产生的频率。

大多数内存技术有4个或者8个库，在数十个频率周期具有tRC值。在随机负载情况下，那些具有8个库的核心比具有4个库的核心所发生的库冲突更少。尽管tRC与库数量之间的相互影响很复杂，但是其累计影响可用多种方法量化。