内存交错技术的原理

　　在近来的主板芯片组市场中，VIA充分利用其技术优势及对手的失误迅速占领了半壁江山，其产品线也是种类繁多。由此带来的是百花齐放的芯片组市场。它为打破芯片组市场的垄断做出了巨大的努力，在以往经常被人诟病的性能方面，ＶＩＡ正在不断地做出长足的进步。但是ＶＩＡ芯片自ＭＶＰ３时代以来内存性能总是略低于同档的Ｉｎｔｅｌ产品，这不能不说是一个遗憾。最近有关于ＶＩＡ芯片组内存交错技术的各种话题开始流传开来，经过测试我们发现内存交错技术的确给整个系统性能带来一定提高。尤其是在一些计算量很大而且对内存带宽要求苛刻的程序中提升效果更为明显。

　　由于内存交错技术的调节选项在ＢＩＯＳ中（也可通过第三方软件调节），而且不知为什么在大部分主板中这项功能默认是关闭的。这样也就造成了许多读者朋友对这项技术了解不够。为了彻底挖掘芯片组性能潜力，我们特向大家详细介绍一下内存交错技术的原理和实现方法，让广大读者深入了解这项技术。'

　　如果我们参考一下以往内存的技术手册就会发现内存交错（Interleave）并不是什么新技术，它原本就是内存工作的一种方式。

　　图1

　　早在BEDO DRAM的技术规范中就允许在突发模式（Burst mode）下采用连续或交错（Interleave）的方式工作；在后来的SDRAM中也如是。SDRAM采用的是CLOCK驱动方式，其指令与资料输出之间的延时（Latency）时间是可编程的（Programmable）。在SDRAM的内部有一个模式储存器（Mode Register）可以设定一次存取的数据量及存取方式（Sequential或Interleave）以及CAS延时时间（CAS Latency）。也就是说，其实现在所有的SDRAM都是能够以Interleave方式工作的。

　　在具体谈论到内存交错技术前，我们先来看一下内存的工作原理。我们知道数据是以位（bit）为单位，以行（Row）、列（Column）方式储存在芯片中，这样的数据阵我们称之为逻辑Bank（Logical Bank），目前的内存芯片规格都是有2～4个逻辑Bank。就像我们查看表格一样，选定数据的方法就是先选行再选列，这样我们就可以准确地找到这个数据位置。在一个内存工作周期内包括了Bank的预充电（Precharge，因为SDRAM需要恒电流以保存信息，一旦断电信息即丢失）、行地址有效（Row Active）、列地址选通（Column Active）三个重要的周期。首先是对Bank进行充电，预充电的周期就是tRP，即Time of Row Precharge。充电完成后的操作就是Bank/行有效，由于在选择了Bank的同时也选择了相应的行，所以Bank有效和行有效是同一个意思。Bank/行有效的周期就是tRCD，即Time of RAS to CAS Delay。其中，RAS就是Row Address Strobe（行地址选通脉冲）的缩写，CAS就是Column Address Strobe（列地址选通脉冲）的缩写。tRCD的意思是指在经过tRCD的周期后就进入了CAS有效阶段。CAS有效后还要经过一定的周期才能开始数据的传输，这个周期就是CL（CAS Latency）。经过CL的周期后，被选中的行与列的交叉格开始进行读取或写入的操作。由于突发（Burst）传输模式早在BEDO RAM时代就已经是内存必备功能，因此在写入或读取数据时也都采用这种方式。

　　图1是内存芯片的工作时序图（突发传输周期=4）。

　　图2

　　突发传输是指在一个限定的周期次数内，批量传输数据，它只需对第一个数据位置进行定位，其后的数据可以依次自动进行操作，这样大幅提高了传输效率。但是在给Bank充电时，将占用Bank的地址线，只有在等待充电结束后才可以进行后面的工作，因此会浪费一些工作周期。不过，由于在当前Bank进行突发传输数据时，可以对当前Bank进行充电，合理地控制好预突发传输是指在一个限定的周期次数内，批量传输数据，它只需对第一个数据位置进行定位，其后的数据可以依次自动进行操作，这样大幅提高了传输效率。但是在给Bank充电时，将占用Bank的地址线，只有在等待充电结束后才可以进行后面的工作，因此会浪费一些工作周期。不过，由于在当前Bank进行突发传输数据时，可以对当前Bank进行充电，合理地控制好预充电时间就可以使下一个突发传输周期与当前的传输周期相连而不会出现等待。内存交错技术就是指：在大量数据写入或读取分散性数据时候，由于需要不同Ｂａｎｋ连续操作，在当前Ｂａｎｋ工作完成后转移到其他Ｂａｎｋ的时候也要经过充电准备时间；因此这样就导致浪费工作周期。合理地控制Ｂａｎｋ充电时序和各Ｂａｎｋ传输周期就可以保证所有Ｂａｎｋ的传输周期相连贯，使Ｂａｎｋ的充电工作交错进行互不干扰。这样最低限度的减少了充电周期对工作效率的影响，从而得到更高的性能（见图２）。